【導(dǎo)讀】隨著先進制程逼近物理極限，單芯片性能提升、良率控制與研發(fā)成本等挑戰(zhàn)日益凸顯，諸如CoWoS等先進封裝以及Chiplet芯粒異構(gòu)集成已成為全球高算力芯片迭代升級的核心路徑之一。然而，隨著Chiplet芯粒架構(gòu)快速普及、多協(xié)議異構(gòu)互聯(lián)場景持續(xù)爆發(fā)，新應(yīng)用為核心計算及存儲芯粒組合提出了更高靈活性要求，因此芯片設(shè)計對跨協(xié)議互通、高速橋接、協(xié)議平滑轉(zhuǎn)換的需求呈指數(shù)級增長。
然而，由于用于高性能計算的PCIe/CXL/UCIe互聯(lián)協(xié)議本身都極為復(fù)雜且還在繼續(xù)快速演進，給這些協(xié)議之間提供互通或者橋接解決方案并非易事。主要原因包括：一是傳統(tǒng)分立IP拼接、零散橋接方案適配效率低、時延高、兼容性差，極易成為高端高算力芯片的協(xié)議轉(zhuǎn)換性能瓶頸；二是在適配不同供應(yīng)商的PCIe/CXL/UCIe協(xié)議IP橋接解決方案時，多廠商IP集成會帶來兼容性、交付和服務(wù)質(zhì)量（QoS）等額外復(fù)雜性。
SmartDV是領(lǐng)先的硅知識產(chǎn)權(quán)（硅IP）與片上驗證解決方案（VIP）供應(yīng)商，深度參與PCIe、CXL、UCIe等前沿互聯(lián)標(biāo)準(zhǔn)迭代工作。依托成熟的研發(fā)體系與專有工具平臺，公司已完成 PCIe 6.0、CXL 4.0和UCIe 3.0完整協(xié)議IP，突破傳統(tǒng)單一協(xié)議IP局限，自研原生跨協(xié)議能力，實現(xiàn)PCIe與UCIe協(xié)議智能互通，有效解決異構(gòu)芯?；ヂ?lián)的協(xié)議適配難題。
依托數(shù)十年在IP設(shè)計、驗證及高速接口領(lǐng)域的研發(fā)積累，SmartDV在開發(fā)全品類協(xié)議橋接IP上擁有經(jīng)量產(chǎn)驗證的實操經(jīng)驗。針對芯?；ヂ?lián)的碎片化適配難題，SmartDV憑借長期參與國際標(biāo)準(zhǔn)制定的技術(shù)積累與自研SmartCompiler IP自動化生成平臺，打造了PCIe/CXL/UCIe芯粒互聯(lián)IP以及跨協(xié)議互通和橋接IP解決方案，可結(jié)合該公司自有的PCIe/CXL/UCIe協(xié)議IP以及第三方的IP，一站式解決協(xié)議轉(zhuǎn)換痛點。
SmartDV的PCIe/CXL/UCIe跨協(xié)議互通與橋接方案全面兼容這些協(xié)議的最新版本，實現(xiàn)跨協(xié)議無縫轉(zhuǎn)換、超低時延高速傳輸、強可靠鏈路管理與先進封裝適配。該方案支持ASIC/FPGA雙路徑實現(xiàn)與協(xié)議平滑迭代，已通過多項流片與多家客戶項目落地驗證。憑借全棧式、可定制、高落地性的技術(shù)能力，助力客戶快速完成異構(gòu)芯粒架構(gòu)設(shè)計，大幅縮短高算力芯片研發(fā)周期、降低集成風(fēng)險與量產(chǎn)成本，并可使芯片設(shè)計企業(yè)通過協(xié)議橋接實現(xiàn)更廣泛的產(chǎn)品應(yīng)用。
在核心性能與架構(gòu)設(shè)計上，SmartDV互聯(lián)IP及橋接IP具備多通道帶寬可擴展、超低傳輸延遲的核心優(yōu)勢，內(nèi)置完整的鏈路自動訓(xùn)練、差錯校驗重傳、緩存一致性管理全套機制，為高速互聯(lián)的穩(wěn)定性與可靠性提供支持。同時，產(chǎn)品針對2D/2.5D先進封裝架構(gòu)完成了專屬面積、功耗優(yōu)化，在保障互聯(lián)互通性能的基礎(chǔ)上，實現(xiàn)高度功能可配置，且可實現(xiàn)各協(xié)議版本的平滑迭代升級，精準(zhǔn)適配不同客戶的芯片設(shè)計與迭代需求。
核心產(chǎn)品技術(shù)優(yōu)勢
SmartDV為PCIe/CXL/UCIe互聯(lián)IP面向先進Chiplet芯粒架構(gòu)打造的跨協(xié)議互通和橋接解決方案，全面覆蓋PCIe、CXL、UCIe核心協(xié)議及各類橋接方案，兼容PCIe 6.0、UCIe 3.0、CXL 2.0/3.0/4.0全系列最新行業(yè)規(guī)范。產(chǎn)品支持16/32/64多通道靈活配置，在適合的場景下，可實現(xiàn)PCIe 6.0規(guī)格中的單通道最高64GT/s傳輸速率，原生適配多類UCIe幀格式，實現(xiàn)超高帶寬與超低時延的雙重突破。
協(xié)議層面，產(chǎn)品完整支持CXL.io、CXL.cache、CXL.mem三大核心功能協(xié)議，具備鏈路自訓(xùn)練、差錯校驗重傳、緩存一致性協(xié)議管理，覆蓋CXL.cache和CXL.mem兩大典型應(yīng)用場景。依托自研SmartCompiler IP生成平臺，可根據(jù)客戶定制化需求，精準(zhǔn)裁剪IP功能、優(yōu)化芯片面積與運行功耗，實現(xiàn)IP高度定制化開發(fā)，大幅縮短芯片研發(fā)周期。
相較于行業(yè)同類競品，該產(chǎn)品具備三大核心差異化優(yōu)勢：
第一，協(xié)議覆蓋更全面，具備覆蓋PCIe/CXL/UCIe高速互聯(lián)協(xié)議的互通和橋接解決方案，無需搭配多款第三方IP，大幅降低集成難度、規(guī)避多IP兼容風(fēng)險；
第二，場景適配性極強，針對性優(yōu)化芯?；ヂ?lián)時延與封裝兼容性，支持多版本協(xié)議共存適配，滿足新舊架構(gòu)迭代過渡需求；
第三，量產(chǎn)落地性更高，架構(gòu)輕量化、可配置性強，兼顧高性能與低功耗，交付周期短、移植成本低，兼容各類制程工藝，助力客戶快速完成高算力芯片及基于Chiplet的芯片量產(chǎn)落地。
核心應(yīng)用場景
·數(shù)據(jù)中心高性能計算（HPC）芯片
面向數(shù)據(jù)中心CPU、通用處理器、高密度交換芯片，通過PCIe/CXL/UCIe跨協(xié)議橋接轉(zhuǎn)換實現(xiàn)處理器裸片、HBM存儲裸片、交換裸片的先進封裝集成，大幅提升內(nèi)存帶寬，降低板級布線成本，滿足云計算、大數(shù)據(jù)處理海量吞吐需求。
·AI人工智能加速器芯片
它支持集成GPU、NPU、CPU和存儲單元的AI推理和訓(xùn)練芯片采用基于芯粒架構(gòu)的分區(qū)設(shè)計，將計算芯粒、存儲芯粒、接口芯粒通過UCIe互聯(lián)，借助PCIe原有生態(tài)接入服務(wù)器主板，解決大算力芯片良率低、流片成本過高的行業(yè)痛點，正在成為當(dāng)前大算力芯片重要的異構(gòu)集成方案之一。
·車載高性能域控制器SoC
該IP專為滿足自動駕駛系統(tǒng)中高性能中央計算芯片和域控制器芯片需滿足嚴(yán)苛的ISO 26262功能安全要求而設(shè)計，有助于支撐各類符合該規(guī)范的車規(guī)級系統(tǒng)級芯片（SoC）的研發(fā)。通過多芯粒集成實現(xiàn)感知、計算、存儲、通信功能分區(qū)設(shè)計，UCIe芯粒互聯(lián)具備高穩(wěn)定性，PCIe對外接口可直接連接攝像頭、雷達(dá)、車載高速外設(shè)，適配高階自動駕駛系統(tǒng)。
·邊緣計算與網(wǎng)絡(luò)處理芯片
5G基站處理單元、邊緣網(wǎng)關(guān)、網(wǎng)絡(luò)加速芯片，采用芯粒拆分架構(gòu)，利用該IP實現(xiàn)網(wǎng)絡(luò)接口裸片與計算裸片高速互聯(lián)，兼顧高吞吐、低時延需求，縮小芯片體積，適應(yīng)小型化邊緣設(shè)備部署。
總結(jié)
在芯粒異構(gòu)集成、多協(xié)議融合的產(chǎn)業(yè)趨勢帶動下，PCIe/CXL/UCIe高速互聯(lián)協(xié)議的轉(zhuǎn)換、互通和橋接能力直接決定了高端芯片的性能上限、迭代速度與應(yīng)用廣度。SmartDV覆蓋PCIe/CXL/UCIe芯?；ネㄅc橋接的IP解決方案，以全協(xié)議覆蓋、超低時延、高可定制、高量產(chǎn)成熟度四大核心優(yōu)勢，有效應(yīng)對多協(xié)議適配復(fù)雜、轉(zhuǎn)換效率低、集成風(fēng)險大、迭代成本高的行業(yè)挑戰(zhàn)。
產(chǎn)品全面賦能數(shù)據(jù)中心HPC、AI大算力、智能車載、邊緣網(wǎng)絡(luò)四大高端賽道，以穩(wěn)定、高效、可升級的端到端全套互聯(lián)解決方案，幫助設(shè)計師不再讓協(xié)議轉(zhuǎn)換成為芯片性能短板并降低設(shè)計風(fēng)險，持續(xù)助力全球芯片客戶快速完成先進芯粒架構(gòu)設(shè)計、規(guī)模化量產(chǎn)落地和靈活應(yīng)用。
